인텔과 IBM은 대규모 마이크로 프로세서의 캐시로 쓰기 위한 STT-MRAM(스핀 주입 자기 메모리) 기술을 개발하고 그 내용을 2019년 12월 9일의 IEDM 2019에서 발표했습니다. 모두 L3와 L4 같은 라스트 레벨 캐시(LLC)를 위한 STT-MRAM 기술입니다.
STT-MRAM은 전원을 꺼도 데이터가 사라지지 않으며(비휘발성), 데이터 기록 속도가 빠르고 저장 밀도가 비교적 높다는(1개의 트랜지스터와 1개의 기억 소자로 메모리 셀을 구성) 특징이 있습니다. LLC는 원래 SRAM 기술이나 임베디드 DRAM(eDRAM) 기술을 썼던 분야입니다.
SRAM 기술은 저장 밀도가 낮으며(6개의 트랜지스터로 메모리 셀을 구성), 대기 상태의 소비 전력이 비교적 큽니다(누설 전류가 있습니다). eDRAM 기술은 대기 상태의 소비 전력이 크다는(리프레시 전류가 필요합니다) 단점이 있습니다. 따라서 STT-MRAM 기술로 대체하면 실리콘 면적을 줄이고 대기 상태의 소비 전력을 크게 줄일 수 있습니다.
인텔은 용량이 1GB인 L4 캐시 STT-MRAM 기술을 목표로연구를 진행 중입니다. 목표 스펙은 리프레시 시간이 20ns 이하, 판독 시간이 4ns, 재기록 사이클 수명이 10의 12승 이상, 동작 온도 범위는 -10~110도, 데이터 보존 시간은 1초(110도의 온도에서), 자기 터널 접합 MTJ의 직경은 55nm 이하입니다.
MRAM의 적용 영역을 eDRAM으로 확대해 쓰기 시간을 줄이고 재기록 수명을 늘립니다.
인텔은 IEDM 2018에서 22nm 저전력 공정인 22FFL (22nm FinFET Low power)를 사용하는 임베디드 MRAM 기술을 발표했습니다. 이 임베디드 MRAM 기술은 2층 금속 배선 M2와 4층 금속 배선 M4 사이에 기억 소자인 MTJ를 형성합니다. 트랜지스터 공정 기술에 의존하지 않으나 MTJ 메모리 셀의 크기가 커진다는 단점이 있습니다. 사진 중앙이 22nm FinFET입니다. 오른쪽은 새로 개발하는 FinFET L4 MRAM 셀이고, 왼쪽은 10nm 공정의 FinFET SRAM입니다.
올해 발표한 L4 MRAM 기술은 MTJ 메모리 셀을 줄여 임베디드 MRAM보다 저장 밀도가 크게 향상됩니다. MTJ의 직경은 eMRAM가 70~80nm인 반면, 캐시 MRAM은 55nm 이하로 줄어듭니다. 메모리 셀의 면적은 eMRAM이 0.0486제곱μm (제조 공정은 22nm 세대)인데 캐시 MRAM는 0.015제곱μm 이하, 1/3 아래로 줄어듭니다.
인텔은 1GB 캐시의 기본 메모리 서브 어레이로 2MB(16Mbit) 매크로를 시연했습니다. 랜덤 쓰기의 오류율은 10일 동안 10 승(전원 전압 1.1V, 온도 80 ℃)~10의 마이너스 6승(전원 전압 1.0V, 온도 영하 10 ℃)였습니다. 오류 정정 회로 (ECC)로 불량을 수정할 수 있는 수준입니다.
재기록 사이클은 BER이 10의 마이너스 6승, 펄스 폭 20ns, 온도가 105 ℃에 전원 전압 1.1V인 조건에서 1.1✕10 10승 사이클. 전원 전압 1.15V 조건에서 10의 9승 사이클이었습니다. 전원 전압을 1.0V로 낮추면 재기록 사이클이 10의 12승으로 늘어날 것이라 전망됩니다.
IBM은 LLC를 위한 4K비트의 STT-MRAM을 만들고, 2ns의 짧은 시간이 리프레시가 가능하다는 점을 시연했습니다. MTJ의 직경은 49nm로 상당히 작습니다. 트랜지스터 회로의 제조 기술은 알려지지 않았습니다. 254개의 메모리 셀에서 2ns의 갱신 속도와 10의 마이너스 6승의 쓰기 오류율을 확인했습니다.
쓰기 시간을 3ns로 늘리면 더욱 안정적으로 동작합니다. MTJ의 직경이 43nm인 MRAM에선 256개의 메모리 셀을 선택했는데 모든 셀에서 3ns의 갱신 속도와 10의 -6승의 오류율이 나왔습니다. 1개 메모리 셀의 쓰기 오류율을 아주 낮은 수준으로 낮췄습니다.
기록 전류는 160μA로 상당히 큽니다. 쓰기 동작에 따라서 쓰기 전류가 급격히 늘어난다는 약점이 있습니다. SRAM을 대체하려면 개량이 필요하리라 보입니다.
