DRAM의 각 세대의 최대 데이터 전송 속도의 추이. 최근에는 각 세대마다 최대 데이터 전송 속도를 2배로 높이고 왔다.Intel의 Christpher Cox씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

미국의 반도체 표준 규격 책정을 목적으로 하는 업계 단체 JEDEC는 차세대 서버/하이엔드 PC를 위한 DRAM"DDR5 DRAM"의 기술 사양을 책정 중이다. 이 책정 작업은 내년(2018년)에는 마칠 예정이다.실제로 제품이 등장하는 것은 2020년경으로 보인다.

DDR5 DRAM은 현행 서버/하이엔드 PC용 DRAM"DDR4 DRAM"과 비교, 2배의 최대 데이터 전송 속도(밴드폭)을 실현한다.

구체적으로는 DDR4 DRAM이 입출력 핀당에서 1,600MT/s~3,200MT/s(혹은 1,600Mbps~3,200Mbps)을 커버하는 반면 DDR5 DRAM은 입출력 핀당에서 3,200MT/s~6,400MT/s(혹은 3,200Mbps~6,400Mbps)을 감당할 예정이다.64bit너비의 DRAM모듈(DIMM:Dual In-line Memory Module)에서는 25.6GB/s~51.2GB/s의 최대 데이터 전송 속도이다.

DRAM의 기술 트렌드. 제조 기술은 내년에는 1Xnm세대로 이행하는(왼쪽 위). 전원 전압은 DDR4세대의 1.2V에서 DDR5세대에서는 1.1V에 떨어지는(아래 왼쪽).Intel의 John Halbert씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

실리콘 다이인당 기억 용량은 4배로 확대

DDR5 DRAM의 기술 사양에서는 DRAM의 미세화와 고밀도화 추세에 맞추어 실리콘 다이인당 기억 용량이 증가하고 8Gbit~64Gbit이 된다. 현행의 DDR4 DRAM에서는 실리콘 다이인당 기억 용량을 2Gbit~16Gbit로 했다. DDR5의 기억 용량은 DDR4의 4배로 확대한다. 입출력 버스 폭은 4bit혹은 8bit, 16bit이다.이 버스 폭은 DDR4이나 다름없다.

데이터 전송 속도의 향상에 따른 소비 전력 증가를 억제하기 때문에 전원 전압은 더 내려간다. DDR4에서는 코어 전압과 입출력 전압이 함께 1.2V였다. DDR5에서는 이것이 함께 1.1V이다. 전원 전압의 감소 비율은 전 세대보다 8.3%로 상당히 줄어들고 왔다.전원 전압을 낮출 여지는 이제 거의 없는 것이 엿보인다.

데이터를 선반입는 비트 수는 DDR4의 8bit선반입에서 DDR5에서는 밴드 폭 확대를 목적으로 16bit선반입에 배가한다. 또한, 메모리 뱅크 은행 그룹 수를 DDR4의 4그룹에서 DDR5에서는 8그룹과 이것도 배증하는 것에서 밴드 폭의 확대를 노린다.이들 변경으로 최대 데이

복수의 메모리 뱅크를 내놓은 뱅크 그룹은 DDR4부터 도입된 요소 기술이다. 입출력 버퍼를 뱅크 그룹별 로컬 버퍼와 모든 로컬 버퍼와 연결되는 글로벌 버퍼 2계층 구성하고 있다.다른 뱅크 그룹에 연속하여 접근함으로써 데이터 전송 속도를 높인다.

메모리 뱅크의 수는 DDR5에서는 16은행 혹은 32은행이 된다. DDR4에서는 16뱅크 뿐이었다. DDR5는 뱅크 그룹이 8개 있으므로 각 그룹이 내장하는 메모리 뱅크는 2은행 혹은 4은행이 된다. DDR4에서는 각 그룹이 내장하는 메모리 뱅크는 4은행에서 고정했다.DDR5와 DDR4의 메모리 뱅크 1개당의 기억 용량은 최대 1Gbit으로 최대의 정도는 바뀌지 않는다.

DDR계열 DRAM의 각 세대의 주된 사양의 추이.Intel의 Christpher Cox씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

DDR5 DRAM의 개요.지난해(2016년)8월에 프로세서 기술의 행사"HotChips28"에서 Micron Technology의 J. Thomas Pawlowski씨가 강연했을 때의 슬라이드에서

줄(컬럼), 뱅크 그룹, 3DS의 어드레싱이 1bit씩 증가

전술처럼 DDR5에서는 최대의 기억 용량이 2배로 확대한다. 이는 메모리 주소를 지정할 행(로우)주소 줄(컬럼)주소의 하나가 늘어난다는 뜻.DDR5에서는 열 주소가 최대 11bit(입출력 폭이 4bit의 실리콘 다이의 경우)로 DDR4의 최대 10bit으로 늘어난다.

또 뱅크 그룹의 수가 DDR5에서는 8그룹으로 DDR4의 4그룹으로 늘어났다.이 때문에 뱅크 그룹을 지정하는 주소는 3bit로 DDR4의 2bit으로 늘어나고 있다.

그리고 DDR5메모리는 실리콘 다이를 3차원 적층(3DS)매수가 최대 16장으로 DDR4메모리의 최대 8장부터 배증한다.이 때문에 3DS에서 주소도 1bit 늘어난다.

DDR4메모리(표의 왼쪽 열)과 DDR5메모리(표 우렬)에서의 기억 용량과 주소. DDR5메모리서는 줄(컬럼)주소, 뱅 그룹 주소, 3차원 적층(3DS)의 주소가 각각 1bit씩 증가한다.Micron Technology의 Matthew Prather씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

명령 입력의 적용 확대에서 패키지의 핀 수를 줄인다

어드레싱의 증가는 단순하게는 패키지의 입출력 핀 수 증가를 가져온다. 입출력 핀 수의 증가는 패키지의 외형 치수의 확대, 즉 실장 면적의 확대를 의미한다.별로 좋은 일이 아니다.

거기서 DDR5 DRAM에서는 몇가지 연구에 의해서 패키지의 핀을 삭감했다.예를 들어 조금 전의 3차원 적층(3DS)용의 주소의 증가는 행(로우)주소의 17번 핀(R17 핀)과 3DS주소의 3번 핀(CID3 핀)를 공용함으로써, 핀 수의 증가를 억제하고 있다.

이 밖에 온 다이 종단 스테이트(ODT스테이트)용 ODT핀과 클락 이네ー불용 CKE핀을 DDR5메모리에서 삭제했다.ODT스테이트에는 명령 입력으로 이행한다.

CKE핀은 파워 다운 모드와 자기 충전(셀프 리프레쉬)모드로의 이행에 사용됐다.DDR5메모리는 파워 다운 모드의 이행과 탈출의 모두가 명령어 입력에 의해서 실행된다.

자기 재충전 모드로의 이행은 커맨드 입력 베이스이다.자기 재충전 모드를 탈출할 때는 명령어 기반이 아닌 칩 셀렉트 핀(CS핀)를 저 차원에서 고 준위로 전이시킨다(자기 재충전 모드를 유지할 때는 CS핀을 저질에 홀드 한다).

온 다이 종단 스테이트(ODT스테이트)에의 이행은 커맨드 입력에 의한 제어로 변경. ODT핀을 삭제했다.Micron Technology의 Matthew Prather씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

파워 다운 모드와 자기 재충전 모드를 명령 입력 제어에 변경. 클락 이네ー불(CKE)핀을 삭제했다.Micron Technology의 Matthew Prather씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

2클럭 사이클의 명령 입력

또한, 커맨드 입력에 의한 제어는 DDR4메모리에서도 사용되고 있었다.DDR5메모리는 전술한 파워 다운이나 자기 재충전의 새로운 명령을 추가하는 것 외에 커맨드 입력의 타이밍 제어를 변경한다.

구체적으로는 1클록 사이클에서 명령을 입력한다"싱글 사이클 커맨드(Single Cycle Commands)"과 2클락 주기로 명령을 입력한다"2사이클 커맨드(Two Cycle Commands)"으로 나눴다.

"2사이클 명령"의 추가는 명령 입력에 필요한 정보가 늘어나면서 일부 명령은 1클록으로 모든 정보를 입력하는 것이 불가능하기 때문이다. 예를 들어 기본 동작이라는 글(라이트)과 출력(리드)은 모두 2사이클 명령이다.또 2사이클 명령의 설치는 장래의 추가 명령에 대비한다는 의미도 있다.

DDR5 DRAM의 "싱글 사이클 명령"의 예.Micron Technology의 Matthew Prather씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

DDR5 DRAM의 "2사이클 명령"의 예.Micron Technology의 Matthew Prather씨의 강연 슬라이드에서

재충전에 따른 접속 조건을 줄인다

DRAM에 특유의 동작에 "재충전"가 있다. DRAM은 메모리 셀의 캐패시터에 신호 전하를 축적하고 있다. 다만 리크 전류에 의해서 시간의 경과와 함께 신호 전하가 빠른 속도로 감소한다. 거기에서 일정 시간이 경과할 때마다 모든 캐패시터에 신호 전하를 다시 올린다.이 다시 게시 동작을 재충전과 부른다.

재충전은 DRAM에 필수적인 동작인데 큰 문제점이 2개 있다. 1개는 휴식 중인 메모리 셀에 대해서는 데이터의 읽기가 불가능한 점이다. 이 때문에 경우에 따라서는 접근 시간(레이턴시)이 불어 버린다. 이제 1개는 재충전은 대기 시의 소비 전력을 늘리는 것이다.또 동시에 수많은 메모리 셀에 대해서 기분 전환을 걸자 순간적으로 소비 전류가 증가하고 전원 전압이 떨어질 수 있다.

리프레쉬 동작을 결정하는 파라미터는 주로 2개로 1개는 전환 동작의 간격을 나타내리프레쉬 인터벌 시간(tREFi), 벌써 1개는 재충전 동작 자체의 기간을 나타내리프레쉬 사이클 시간(tRFC)이다. 재충전 인터벌 시간은 긴 것이 바람직하다. 대기 시의 소비 전류가 떨어지기 때문이다. 그리고 리프레쉬 사이클 시간은 짧은 것이 바람직하다.평균적인 접근 페널티가 떨어지기 때문이다.

DDR5메모리는 기억 용량이 DDR4메모리보다 커진다. 기억 용량 확충은 리프레쉬 사이클 시간의 증대를 의미한다.즉, 평균적인 접근 조건이 악화된다.

접속 패널티를 줄이려면 리프레쉬 사이클 시간(tRFC)를 짧게 한다. 즉, 1회에 휴식을 걸기억 용량을 작게 한다.DDR5메모리는 메모리 뱅크 그룹에서 같은 번호의 뱅크(뱅크 0~뱅크 3어느)에 대해서만 휴식을 걸모드"동일 뱅크 전환(Refresh Same Bank)"을 마련함으로써 리프레쉬 사이클 시간을 4분의 1의 줄이도록 하고 있다.

DDR5메모리는 외에 재충전 인터벌 시간(tREFi)를 짧게 함으로써 리프레쉬 사이클 시간(tRFC)를 줄이기 모드"화성 잉그 레인 충전(Fine Grain Refresh)"도 준비하고 있다. 이것은 DDR4메모리에서 도입된 모드이다. tREFi가 짧아지면 캐패시터 신호 전하가 누설로 잃는 비중이 줄어든다. 그러므로 캐패시터의 전하를 충전하기 위한 시간이 줄고, tRFC를 짧게 수 있다.다만, 대기 시의 소비 전력은 증가할 가능성이 있다.

재충전의 접근 조건을 줄이는 2개의 수법. 위는 메모리 뱅크 그룹에서 같은 번호의 뱅크(뱅크 0~뱅크 3어느)에 대해서만 휴식을 걸모드"동일 뱅크 전환(Refresh Same Bank)". 아래는 새로 고침 간격을 짧게 함으로써 리프레쉬 사이클 시간을 짧게 한다"화성 잉그 레인 충전(Fine Grain Refresh)"모드.Intel의 Christpher Cox씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

오류 정정(ECC)기능을 실리콘 다이에 올려

DDR5메모리의 신뢰성을 유지하기 위한 큰 변화에 1bit의 오류 정정(ECC)기능을 실리콘 다이에 담는 것이 있다. DDR4메모리까지는 ECC기능은 메모리 컨트롤러로 탑재하고 있으며 DRAM실리콘 다이에는 ECC기능을 싣지 않았다.그러나 DDR5세대에서는 실리콘 다이 면적 증가를 알고, 온 다이 ECC를 설치한다.

온 다이 ECC를 구현하는 큰 이유는 재충전 인터벌의 불량 비트의 발생 증가이다. 20nm세대의 미세 가공 기술이 주력인 DDR4세대보다 1Xnm~1Ynm세대가 주력인 DDR5세대가 재충전 인터벌의 축적 신호 전하의 소실에 의하여 발생하는 불량 비트의 수가 늘고 무시하기 어렵다. 전하의 소실로 비트가 반전하면 전환 동작에 의한 다시 글에서는 구제할 수 없다.이를 ECC의 채용에 의해서 완화한다.

온 다이 ECC기능의 탑재로 불량 비트(1bit오류)의 구제 왼쪽의 그래프는 미세 가공 기술의 세대와 재충전의 타이밍, 불량 비트의 관계. 미세화에 의해서 불량 비트가 급격히 증대한다. 오른쪽의 도면은 온 다이 ECC의 개념도. 오류 정정용 데이터(패리티 비트)과 오류 정정 회로가 실리다. 모두 실리콘 다이 면적 증가를 초래한다.Intel의 John Halbert씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

같은 유형의 데이터 글을 자동적으로 반복

DDR5메모리에서 추가하는 새로운 기능의 설명을 계속한다. 데이터의 글에서는 같은 유형의 데이터의 글을 자동적으로 반복 모드를 추가할 예정이다.이 모드의 명칭은 미정이다, 아직 자세한 내용은 정해지지 않았다.

이 모드의 이점은 분명하다. 우선 소비 전력이 줄어든다. 메모리 콘트롤러는, 같은 유형의 데이터를 반복 전송할 필요가 없다. 즉, 컨트롤러 측에서는 데이터 송신의 소비 전력이 사라지고 DRAM측에서는 데이터 수신과 데이터 버스의 소비 전력이 없어진다.DRAM내부의 데이터 버퍼에 저장하고 있는 패턴 데이터를 메모리 셀 배열에 글 뿐이다.

또한 메모리 콘트롤러가 해방되므로 다른 동작에 이행할 수 있다.즉, 메모리 하부 시스템의 성능이 향상한다.

같은 유형의 데이터의 글을 자동적으로 반복 모드.Intel의 Christpher Cox씨가 2017년 6월에 JEDEC행사"Server Forum"에서 강연했을 때의 슬라이드에서

DRAM내의 모든 데이터를 제로로 재기록하였다

또 DDR5메모리는 DRAM내의 모든 비트를 제로로 재기록하였으며 모드"패스트 제로 모드(Fast Zero Mode)"을 추가한다. 메모리 셀 배열에 저장된 비트의 모든 것을 제로로 할 필요가 있는 것은 예컨대 초기화(이니셜 라이즈)이다.DRAM과 컨트롤러 사이에서 미묘한 타이밍을 조정하는 "트레이닝"에서는 미리 초기화를 실행한다.

"패스트 제로 모드"를 이용하면 DRAM에 대량의 데이터를 한꺼번에 보내는 공정이 사라진다. 소비 전력이 줄어든다고 함께 대량의 데이터 글에 의한 전원 전압 저하의 걱정, 즉 글 불량 발생 위험이 없어진다."패스트 제로 모드"의 소요 시간은 수 ms로 재기록하여가 완료되면 컨트롤러로 작업 완료를 통보하는 사양이다.

"패스트 제로 모드(Fast Zero Mode)"의 개요 DRAM내의 모든 비트를 자동적으로 제로에 쓰는 되돌린다.Intel의 Christpher Cox씨가 2017년 6월"Server Forum"에서 강연했을 때의 슬라이드에서

수신 회로에는 신호의 성형 회로를 탑재

이 밖에 DRAM실리콘 다이의 수신 회로에 신호의 성형 회로를 탑재할 예정이다.성형 회로에는 판정 귀환형 동조기(DFE:Decision Feedback Equalizer)을 사용한다.

입출력 핀당의 데이터 전송 속도가 3,200Mbps를 넘게 되면, 전송하는 데이터 신호 펄스가 후속 신호 펄스에 간섭하는 "상징 간 간섭(ISI:Inter Symbol Interference)"가 상당히 나빠질. 이 때문에, DRAM패키지의 핀(공 단자)에 도달하는 신호는 상당한 변형을 안게 된다. 거기서 왜곡을 성형하는 회로가 필요하다.성형 알고리즘에

판단 되먹임형 동조기(DFE:Decision Feedback Equalizer)수신 회로에 도입.Intel의 Christpher Cox씨가 2017년 6월"Server Forum"에서 강연했을 때의 슬라이드에서

DDR5메모리의 기술 사양은 아직 본격적으로 굳어지지 않았다. 추가 기능의 상세에는 넣지 않은 부분이 있다.내년을 위한 숙성을 기다리고 싶다.