자료를 바탕으로 RISC-V Xiangshan Yanqi Lake 아키텍처 다이어그램을 다시 그려 ARM A76의 마이크로 아키텍처 다이어그램과 비교했습니다. 전후 비교는 대략 다음과 같습니다.

디코드 6 실행 대 4 실행

ROB 192 항목 vs128 항목

포트 17 대 8 발행

심드? vs 지원 - 벡터 연산을 수행하고 행렬 연산이 포함됩니다.

캐시 라인 64B 대 32B

버퍼 16개 항목 저장 vs 72개 항목 저장

로드 버퍼 없음 대 68개 항목

TLB 32 항목과 48 항목 비교

L1 캐시(16KB(4방향)+128KB(8방향))+32KB(8방향) 대 64KB(4방향)+64KB(4방향)

L2 캐시 1MB/8way 대 512KB/8way

Yanqi Lake에는 16KB 명령 캐시를 가속화하는 데 사용되는 추가 L1plus 캐시가 있으며 이는 ARM 및 Intel/AMD의 아키텍처 다이어그램에서는 거의 볼 수 없습니다.

몇 가지 관련 질문이 발생합니다.

1. A77 아키텍처의 하드웨어 지표를 비교해봐도 부침이 있는데, 성능 병목 현상은 어디에서 발생하는가? 예를 들어 6발사, 이 사양은 상대적으로 높지만 성능은 2발사 A73만큼 좋지는 않은데요? 또한, 캐시라인 폭도 64byte에 L2 캐시도 1MB로 A76보다 2배 크다. 설명에 의해 기록된 문서의 공개 정보: "A73의 전력 대 성능 비율은 매우 좋으며 두 번의 출시 폭에서 Xiangshan 프로세서보다 더 높은 성능에 도달합니다. Xiangshan은 현재 6번의 출시가 있으므로 Xiangshan의 효율성은 A73만큼 좋지 않습니다."

2. CPU 마이크로 아키텍처는 시스템 모델링에 매우 적합합니다. 자연히 디지털 시스템이므로 외부 정보와의 상호 작용이 비교적 명확합니다. 또한 특정 구성 요소의 조정은 종종 CPU의 전체 성능에 영향을 미칩니다. 특정 제약 조건 하에서 솔루션을 찾기 위한 시스템 모델 바오 선생님과 그의 팀은 최적의 솔루션(tradeoff)에 대해 고민했을 것입니다. 돌파해야 할 어려움은 무엇입니까?

3. A76에서 A77로 MOP 캐시가 추가되어 더 많은 전력을 소비하고 더 많은 물을 필요로 하는 페치/디코드 링크를 건너뛸 수 있습니다. risc-v 명령이 더 간결해지고 건너뛸 수 있어 효율성을 크게 향상시킬 수 있을 것입니다. 프론트엔드의? 또한, MOP 캐시를 사용하면 캐시된 명령어가 직접 uOP로 변환되어 해당 포트의 실행 구성 요소에 배포됩니까?

4. 엔터티와 해당 컨트롤러 간의 관계를 저장하기 위해 DTLB가 데이터 캐시에 직접 연결되지 않는 이유는 무엇입니까?

5. L1plus 캐시가 명령어 캐시를 가속화합니까? 여기서 레지스터를 사용하여 CPU 코어와 동일한 주파수를 구현해야 하는데 꼭 필요한 것은 아니지만 병합 설계에 어려움은 없나요?

6. 액추에이터에는 17개의 포트가 있습니까? 각 실행기는 특정 작업만 개별적으로 구현합니까, 아니면 각 포트에 대해 다중화됩니까? 이 부분은 일반적인 ARM과 Intel CPU 마이크로아키텍처를 참고하여 그릴 수 있나요?

7. 오픈 소스 소개 자료에서는 슬라이드 디렉토리의 전체 자료 외에도 다른 소개를 논리적으로 배열하거나 자료 소개의 번호를 전체 아키텍처 다이어그램에 배치할 수 있습니다. 번호에 따라 전체 그림이 선명하게 보입니다. 아키텍처 다이어그램을 통해 더 많은 디자인 세부 사항을 보여줍니다. 가능하다면 개인적으로 도움을 드리고 싶습니다.

 

원래 Xiangshan 프로세서를 자세히 살펴보니 오픈소스라 하더라도 아직 이해하고 확인해야 할 부분이 많다는 걸 알게 됐는데 큰 함정이군요O(∩_∩)O

참고 자료 의 주요 출처 : https://github.com/OpenXiangSha n/XiangShan

새로운 메인라인 버전의 문서가 20220321년 오후에 공개되었습니다. 다시 도면을 비교해 보았는데 변경된 부분이 많은 것을 발견했습니다. 일부 문서를 추가해야 합니다.

오후에야 출시를 봐서 급했습니다. 먼저 그려봤는데 아직 궁금한 점이 많아서 시간을 내서 다시 분석해보겠습니다. 일반적인 CPU 아키텍처와 매우 유사합니다.