우리는 이전 두 기사에서 웨이퍼 처리, 산화, 포토리소그래피, 에칭 및 박막 증착을 포함하여 반도체 제조의 첫 번째 주요 단계에 대해 이미 배웠습니다.

 

오늘 트윗에서는 반도체 칩 제조를 완료하기 위한 상호 연결, 테스트, 패키징의 마지막 세 단계를 계속 진행하겠습니다.

 

 

 

6단계 상호연결

 

반도체의 전도성은 도체와 부도체(즉, 절연체) 사이에 위치하며, 이로 인해 전기 흐름을 완전히 제어할 수 있습니다. 트랜지스터와 같은 구성 요소는 웨이퍼 기반의 포토리소그래피, 에칭 및 증착 공정을 사용하여 제작되지만 전력과 신호를 보내고 받기 위해서는 연결도 필요합니다.

 

금속은 전도성 때문에 회로 상호 연결에 사용됩니다. 반도체에 사용되는 금속은 다음 조건을 충족해야 합니다.

 

낮은 저항률: 금속 회로는 전류를 통과시켜야 하므로 그 안에 있는 금속의 저항이 낮아야 합니다.

열화학적 안정성: 금속 재료의 특성은 금속 상호 연결 공정 중에 변하지 않고 유지되어야 합니다.

높은 신뢰성: 집적 회로 기술이 발전함에 따라 소량의 금속 상호 연결 재료도 충분히 내구성이 있어야 합니다.

제조 비용: 위 세 가지 조건을 충족하더라도 재료비가 너무 높으면 대량 생산 요구를 충족할 수 없습니다.

 

인터커넥트 공정에는 주로 알루미늄과 구리라는 두 가지 물질이 사용됩니다.

 

알루미늄 인터커넥트 공정

 

 

알루미늄 인터커넥트 공정은 알루미늄 증착, 포토레지스트 도포, 노출 및 현상으로 시작되며 산화 공정에 들어가기 전에 과도한 알루미늄과 포토레지스트를 선택적으로 제거하기 위한 에칭이 이어집니다. 앞서 언급한 단계가 완료된 후 상호 연결이 완료될 때까지 포토리소그래피, 에칭 및 증착 공정이 반복됩니다.

 

뛰어난 전기 전도성 외에도 알루미늄은 쉽게 포토리소그래피, 에칭 및 증착이 가능합니다. 또한, 가격이 저렴하고 산화막과의 접착력도 우수합니다. 단점은 쉽게 부식되고 녹는점이 낮다는 것이다. 또한, 알루미늄이 실리콘과 반응하여 연결 문제를 일으키는 것을 방지하기 위해 금속 증착물을 추가하여 알루미늄을 웨이퍼에서 분리하는데, 이 증착물을 '베리어 메탈'이라고 합니다.

 

알루미늄 회로는 증착에 의해 형성됩니다. 웨이퍼가 진공 챔버에 들어간 후, 알루미늄 입자의 얇은 필름이 웨이퍼에 부착됩니다. 이 공정을 "VD(Vapor Deposition)"라고 하며, 화학적 기상 증착과 물리적 기상 증착이 포함됩니다.

 

구리 상호 연결 프로세스

 

반도체 공정의 정밀도가 높아지고 장치 크기가 작아짐에 따라 알루미늄 회로의 연결 속도와 전기적 특성이 점차 요구 사항을 충족하지 못하기 때문에 크기와 비용 요구 사항을 모두 충족하는 새로운 도체를 찾아야 합니다. 구리가 알루미늄을 대체하는 첫 번째 이유는 저항이 낮아 장치 연결 속도가 더 빠르기 때문입니다. 둘째, 구리는 전류가 금속을 통해 흐를 때 발생하는 금속 이온의 이동인 일렉트로마이그레이션(electromigration)에 대해 알루미늄보다 더 강하기 때문에 신뢰성이 더 높습니다.

 

 

 

그러나 구리는 쉽게 화합물을 형성하지 않기 때문에 기화하여 웨이퍼 표면에서 제거하는 것이 어렵습니다. 이러한 문제를 해결하기 위해 우리는 더 이상 구리를 식각하지 않고 유전체 물질을 증착하고 식각하여 필요한 곳에 채널과 비아홀로 구성된 금속 회로 패턴을 형성한 후, 앞서 언급한 부분에 구리를 채워 패턴을 상호 연결할 수 있다. , 그리고 마지막으로 채우는 과정을 '모자이크 과정'이라고 합니다.

 

 

 

구리 원자가 유전체로 확산됨에 따라 유전체는 절연성이 낮아지고 구리 원자의 추가 확산을 차단하는 장벽이 생성됩니다. 그런 다음 매우 얇은 구리 시드층이 장벽층 위에 형성됩니다. 이 단계 후에는 높은 종횡비 패턴을 구리로 채우는 전기 도금을 진행할 수 있습니다. 충진 후 금속화학기계연마(CMP)를 통해 잉여 구리를 제거하고, 완성 후 산화막을 증착한 후 포토리소그래피와 에칭 공정을 통해 잉여 막을 제거한다. 구리 배선이 완성될 때까지 위에서 설명한 전체 과정을 반복해야 합니다.

 

 

 

위의 비교에서 알 수 있듯이 구리 배선과 알루미늄 배선의 차이점은 에칭이 아닌 금속 CMP를 통해 잉여 구리가 제거된다는 점입니다.

 

7단계 테스트

 

테스트의 주요 목적은 반도체 칩의 품질이 일정 기준에 도달했는지 확인하여 불량품을 제거하고 칩의 신뢰성을 높이는 것입니다. 또한, 불량 테스트를 거친 제품은 포장단계에 들어가지 않아 비용과 시간을 절약하는데 도움이 됩니다. EDS(전자 다이 분류)는 웨이퍼별 테스트 방법입니다.

 

EDS는 웨이퍼 상태에서 각 칩의 전기적 특성을 조사해 반도체 수율을 높이는 공정이다. EDS는 다음과 같이 5단계로 나눌 수 있습니다.

 

 

 

01 전기적 매개변수 모니터링(EPM)

 

EPM은 반도체 칩 테스트의 첫 번째 단계입니다. 이 단계에서는 반도체 집적 회로에 필요한 모든 장치(트랜지스터, 커패시터 및 다이오드 포함)를 테스트하여 전기 매개변수가 표준을 충족하는지 확인합니다. EPM의 주요 역할은 측정된 전기적 특성 데이터를 제공하는 것입니다. 이는 반도체 제조 공정의 효율성과 제품 성능을 향상시키는 데 사용됩니다(불량품 감지가 아님).

 

02웨이퍼 노화 테스트

 

반도체 불량률은 제조 불량률(초기 단계에서 높음)과 전체 수명 주기에 걸친 불량률이라는 두 가지 측면에서 발생합니다. 웨이퍼 번인 테스트(burn-in test)란 웨이퍼를 특정 온도, AC/DC 전압 하에서 테스트하여 불량이 발생할 수 있는 제품을 조기에 찾아내는 것을 말하며, 즉 잠재적인 불량을 발견하여 최종 제품의 신뢰성을 높이는 것입니다.

 

03감지

 

번인 테스트가 완료되면 반도체 칩을 테스트 장치에 연결하기 위한 프로브 카드가 필요하며, 이후 웨이퍼의 온도, 속도, 모션을 테스트하여 관련 반도체 기능을 검증할 수 있습니다. 특정 테스트 단계에 대한 지침은 표를 참조하세요.

 

 

 

04 패치

 

일부 불량 칩은 문제가 있는 구성 요소를 간단히 교체함으로써 수리할 수 있기 때문에 패치 적용은 가장 중요한 테스트 단계입니다.

 

05 도트 잉크

 

전기 테스트에 실패한 칩은 이전 단계에서 분류되었지만 구별하기 위해 표시해야 합니다. 과거에는 불량 칩을 육안으로 식별할 수 있도록 특수 잉크로 표시해야 했지만, 이제는 테스트 데이터 값에 따라 시스템이 자동으로 칩을 분류해 줍니다.

 

8단계 포장

 

이전 공정에서 처리된 웨이퍼 위에 동일한 크기의 정사각형 칩("싱글 웨이퍼"라고도 함)이 형성됩니다. 다음으로 할 일은 잘라서 개별 칩을 얻는 것입니다. 갓 절단된 칩은 깨지기 쉽고 전기 신호를 교환할 수 없으므로 별도로 처리해야 합니다. 이 프로세스를 패키징이라고 하며, 반도체 칩 주위에 보호 쉘을 형성하고 외부 세계와 전기 신호를 교환할 수 있도록 하는 작업이 포함됩니다. 전체 패키징 공정은 웨이퍼 절단, 개별 웨이퍼 부착, 상호 연결, 성형 및 패키징 테스트의 5단계로 구분됩니다.

 

01웨이퍼 쏘잉

 

 

웨이퍼에서 조밀하게 배열된 셀 수 없이 많은 칩을 절단하려면 먼저 웨이퍼의 두께가 패키징 공정의 요구 사항을 충족할 수 있을 때까지 웨이퍼 뒷면을 조심스럽게 "연삭"해야 합니다. 그라인딩 후에는 반도체 칩이 분리될 때까지 웨이퍼의 스크라이브 라인을 따라 절단할 수 있습니다.

 

웨이퍼 절단 기술에는 블레이드 절단, 레이저 절단, 플라즈마 절단의 세 가지가 있습니다. 블레이드 다이싱은 다이아몬드 블레이드로 웨이퍼를 절단하는 방식으로, 웨이퍼를 손상시킬 수 있는 마찰열과 잔해가 쉽게 발생하는 방식입니다. 레이저 절단은 더 정확하며 얇은 웨이퍼나 스크라이브 라인 사이의 간격이 매우 작은 웨이퍼를 쉽게 처리할 수 있습니다. 플라즈마 절단은 플라즈마 에칭의 원리를 이용하므로 스크라이브 라인 사이의 간격이 매우 작은 경우에도 이 기술을 적용할 수 있습니다.

 

02Single Wafer 부착

 

웨이퍼에서 모든 칩을 분리한 후, 개별 칩(개별 웨이퍼)을 기판(리드 프레임)에 부착해야 합니다. 기판의 목적은 반도체 칩을 보호하고 외부 회로와 전기 신호를 교환할 수 있도록 하는 것입니다. 칩을 부착할 때 액체 또는 고체 테이프 접착제를 사용할 수 있습니다.

 

03상호접속

 

 

칩을 기판에 부착한 후 전기 신호 교환을 달성하기 위해 둘 사이의 접점을 연결해야 합니다. 이 단계에 사용할 수 있는 연결 방법에는 얇은 금속 와이어를 사용한 와이어 본딩과 구형 금 또는 주석 덩어리를 사용한 플립칩 본딩의 두 가지 연결 방법이 있습니다. 와이어 본딩이 전통적인 방법인 반면, 플립칩 본딩 기술은 반도체 제조 속도를 높일 수 있습니다.

 

04성형

 

 

반도체 칩의 연결이 완료된 후 온도, 습도 등 외부 조건으로부터 반도체 집적회로를 보호하기 위해 칩 외부에 패키지를 추가하는 몰딩 공정을 거쳐야 한다. 필요에 따라 패키징 금형을 만든 후 금형에 반도체 칩과 에폭시 몰딩 컴파운드(EMC)를 넣고 밀봉해야 합니다. 밀봉 후 칩은 최종 형태입니다.

 

05패키지 테스트

 

이미 최종 형태인 칩도 최종 결함 테스트를 통과해야 합니다. 최종 테스트에 들어가는 것은 완성된 반도체 칩뿐입니다. 테스트 장비에 투입되어 전기, 기능 및 속도 테스트를 위해 전압, 온도, 습도 등 다양한 조건을 거칩니다. 이러한 테스트 결과는 결함을 찾아내고 제품 품질과 생산 효율성을 향상시키는 데 사용될 수 있습니다.

 

포장기술의 진화

 

칩 크기가 감소하고 성능 요구 사항이 증가함에 따라 패키징은 지난 몇 년 동안 여러 가지 기술 혁신을 겪었습니다. 미래를 위한 일부 패키징 기술 및 솔루션에는 WLP(웨이퍼 레벨 패키징), 범핑 및 RDL(재분배층) 기술과 같은 기존 백엔드 프로세스에 대한 증착 사용은 물론 프런트엔드 웨이퍼 제조를 위한 리소그래피가 포함됩니다. 그리고 청소 기술.

 

아래에서는 Lam Group이 개발한 몇 가지 고급 패키징 솔루션을 소개합니다.

 

고급 포장이란 무엇입니까?

 

전통적인 패키징에서는 각 칩을 웨이퍼에서 잘라내어 금형에 배치해야 합니다. WLP(웨이퍼 레벨 패키징)는 고급 패키징 기술의 일종으로, 웨이퍼 위에 있는 칩을 직접 패키징하는 것을 말합니다. WLP 공정은 먼저 패키징하고 테스트한 후, 형성된 모든 칩을 웨이퍼에서 한번에 분리하는 공정이다. 기존 포장에 비해 WLP의 장점은 생산 비용이 낮다는 것입니다.

 

 

 

고급 패키징은 2D 패키징, 2.5D 패키징, 3D 패키징으로 나눌 수 있습니다.

 

 

 

더 작은 2D 패키지

 

앞서 언급한 바와 같이 패키징 공정의 주요 목적은 반도체 칩에서 외부로 신호를 보내는 것이며, 웨이퍼에 형성된 범프는 입출력 신호를 보내는 접점이다. 이러한 범프는 팬인형(fan-in)과 팬아웃형(fan-out) 두 가지로 나뉘는데, 전자의 부채꼴 모양이 칩 내부에 있는 반면, 후자의 부채꼴 모양은 칩 바깥쪽으로 뻗어 있다. . 입출력 신호를 I/O(input/output), 입출력 개수를 I/O 개수라고 합니다. I/O 카운팅은 패키징 방법을 결정하는 중요한 기반입니다. I/O 수가 적은 경우 팬인 패키징 프로세스를 사용합니다. 패키징 후에도 칩 크기가 크게 변하지 않기 때문에 이 공정을 CSP(칩 스케일 패키징) 또는 WLCSP(웨이퍼 레벨 칩 스케일 패키징)라고도 합니다. I/O 수가 많으면 일반적으로 팬아웃 패키징 프로세스가 사용되며 신호 전달을 위한 범프 외에 RDL(재분배 계층)이 필요합니다. 이것이 바로 'FOWLP(팬아웃 웨이퍼 레벨 패키징)'입니다.

 

2.5D 패키징

 

2.5D 패키징 기술은 두 가지 이상의 칩을 하나의 패키지에 담으면서 신호를 측면으로 전송할 수 있어 패키지의 크기와 성능을 향상시킬 수 있습니다. 가장 널리 사용되는 2.5D 패키징 방식은 실리콘 인터포저를 통해 메모리와 로직 칩을 하나의 패키지에 넣는 방식이다. 2.5D 패키징에는 TSV(Through Silicon Vias), 마이크로 범프, 작은 피치 RDL 등 핵심 기술이 필요합니다.

 

 

 

3D 패키징

 

3D 패키징 기술은 두 가지 이상의 칩을 하나의 패키지에 담으면서 신호를 수직으로 전송할 수 있는 기술이다. 이 기술은 더 작고 더 많은 I/O 수의 반도체 칩에 적합합니다. TSV는 I/O 수가 많은 칩에 사용될 수 있고, 와이어 본딩은 I/O 수가 적은 칩에 사용될 수 있으며, 궁극적으로 수직으로 배열된 칩으로 신호 시스템을 형성할 수 있습니다. 3D 패키징에 필요한 핵심기술로는 TSV와 마이크로범프 기술이 있다.

 

 

 

램그룹은 실리콘 에칭, 금속 확산 장벽, 구리 도금 및 세정 기술은 물론, 마이크로 범프 및 마이크로 RDL 구축에 필요한 도금, 세정, 습식 에칭 솔루션 등 위 공정에 필요한 핵심 솔루션을 제공할 수 있습니다.

 

이 시점에서 반도체 제품 제조의 8단계인 "웨이퍼 가공 - 산화 - 포토리소그래피 - 에칭 - 박막 증착 - 배선 - 테스트 - 패키징"이 소개되었습니다. "샌드"에서 "칩"까지, 반도체 기술이 현실로 "돌을 금으로 바꾸는" 버전이 상연되고 있습니다.