휴대폰에서 4K 영화를 스트리밍하거나 온라인 비디오 게임을 할 때마다 연결된 장치가 매력적이고 대화형이며 몰입형 경험을 제공할 수 있도록 하는 높은 데이터 전송 속도인 대역폭이 필요합니다(그림 1). 지능 수준이 높아짐에 따라 디지털 세계에서는 이러한 모든 활동을 가능하게 하는 기본 기술에 대해 계속해서 더 많은 것을 요구하고 있습니다. 그러나 실시간 대응을 방해할 수 있는 병목 현상이 있습니다. 

 

그림 1 . 가상 현실과 같은 몰입형 경험은 높은 데이터 전송 속도와 고급 컴퓨팅 능력에 대한 끊임없는 욕구를 계속해서 갖고 있습니다.

 

엔지니어링 독창성은 혁신을 추진하는 방법을 갖고 있으며, 반도체 산업은 확실히 이러한 추진의 최전선에 있었습니다. 우리는 설계자가 AI, 고성능 컴퓨팅, 네트워킹과 같은 컴퓨팅 집약적인 애플리케이션의 요구 사항을 충족하기 위해 수십억 개의 트랜지스터를 단일 칩에 집어넣으면서 무어의 법칙이 한 자릿수 나노미터까지 확장되는 것을 보았습니다 . 규모와 시스템 복잡성이 증가함에 따라 나노미터 규모의 물리적 칩 기능은 더 이상 충분하지 않아 옹스트롬 수준의 규모 조정이 가능해졌습니다. 

100억분의 1미터의 옹스트롬 은 원자, 분자의 크기, 반도체 산업의 경우 IC 부품의 크기를 전달하는 데 자주 사용되는 측정 단위입니다. 2021년 인텔 은 2024년에 제조 준비가 완료될 것으로 예상되는 옹스트롬 시대를 도입하는 프로세스 로드맵을 최초로 제시했습니다. 한편, 나노 및 디지털 기술에 대한 독립적인 연구 허브인 IMEC는 다음과 같은 트랜지스터 스케일링 로드맵을 제시했습니다. 2036년까지 업계는 2옹스트롬으로 성장할 것입니다(그림 2).

 

그림 2 . 옹스트롬 규모에 도달하기 위한 트랜지스터 스케일링 로드맵. IMEC 에서 사용된 이미지

 

옹스트롬 규모의 설계라는 약속을 달성하려면 반도체 생태계 전반에 걸친 협업과 독창성이 필요합니다. 리소그래피 혁신부터 GAA( Gate-All-Around ), CFET( Complementary FET ), 멀티다이 시스템과 같은  새로운 트랜지스터 구조에 이르기까지 새로운 기술과 기술이 이미 등장하여 차세대 칩 설계 시대를 열었습니다.

 

무어의 법칙의 둔화로 새로운 혁신 주도 

무어의 법칙에 따라 칩 설계자들은 대략 2년마다 칩 밀도가 두 배로 늘어날 수 있다고 기대하게 되었습니다. 프로세스 기술의 더욱 작은 기능을 통해 설계 팀은 더욱 스마트하고 연결된 세상의 요구 사항을 충족하기 위해 전력, 성능 및 면적(PPA) 이점을 추출할 수 있습니다. 그러나 기능 스케일링이라고 불리는 무어의 법칙에 따라 연속적으로 더 작은 기능을 제작하는 능력은 느려지고 있습니다.

 

그림 3 . 옹스트롬 수준의 스케일링을 통해 엔지니어는 칩에 더 많은 트랜지스터를 장착하고 더 높은 성능을 제공할 수 있을 것으로 예상됩니다.

 

옹스트롬 수준의 스케일링은 연속적인 프로세스가 생성될 때마다 트랜지스터 밀도가 두 배로 증가하는 것과 같은 무어의 법칙 목표를 유지하면서 기능 스케일링의 둔화를 보상하는 새로운 기술 모음을 나타냅니다. 옹스트롬 수준의 스케일링을 통해 설계 엔지니어는 칩에 더 많은 트랜지스터를 장착하여 더 낮은 전력으로 더 높은 성능을 제공할 수 있습니다(그림 3). 

옹스트롬 규모의 칩이 지원할 트랜지스터 수를 고려할 때 미래에는 다음과 같은 결과가 나타날 수 있습니다.

• 오늘날의 공장 자동화 장비보다 더 빠른 속도와 정밀도로 작업을 완료하도록 훈련된 보다 컴팩트한 로봇 장비를 갖춘 제조 라인
• 기후 변화의 영향을 예측하고, 새로운 백신 발견을 늘리고, 재무 포트폴리오 및 위험 관리 통찰력을 제공하기 위한 더 빠르고 정확한 모델링
• 자동차와 같은 산업을 위한 보다 효율적인 R&D 및 제품 설계 프로세스

옹스트롬 스케일링의 역할은 무어의 법칙의 이점을 확장하여 칩 성능에 해를 끼칠 수 있는 병목 현상을 극복할 수 있는 방법을 제공하는 것입니다. 

 

SoC 성능을 저하시키는 병목 현상 해결 

성능이 저하되면 다양한 애플리케이션에서 수준 이하의 결과가 나올 수 있다는 것은 말할 필요도 없습니다. 그러나 병목 현상은 다양한 수준에서 발생합니다. 

신경망은 원시 데이터의 패턴과 상관관계를 인식하고 클러스터링, 분류 및 학습하여 지속적인 개선을 수행할 수 있는 딥러닝 알고리즘에 사용됩니다. 이러한 알고리즘은 수많은 병렬 프로세서의 노력으로 이익을 얻습니다. 실리콘 조각에 배치할 수 있는 프로세서가 많을수록 칩이 이러한 대규모 작업 부하를 더 빠르게 실행할 수 있습니다. 

그러나 칩 설계자는 이러한 유형의 애플리케이션을 지원하는 SoC에 필요한 PPA를 달성하기 위해 여러 병목 현상을 해결해야 합니다.

• 트랜지스터 수준에서는 트랜지스터를 서로 묶는 상호 연결 주위에 병목 현상이 발생합니다.
• 프로세서 수준에서는 처리 요소와 시스템 메모리 간에 데이터를 신속하게 이동해야 하는 필요성과 함께 프로세서의 복잡성과 수, 프로세서를 연결하는 데 필요한 상호 연결의 양 사이에 균형이 있습니다. 
• 메모리 수준에서는 온칩 메모리가 표준 셀 및 로직 라이브러리의 크기만큼 빠르게 확장되지 않기 때문에 격차가 있습니다. 결과적으로, 메모리 공간이 그에 따라 줄어들 수 없다면 점점 더 작아지는 로직에서 너무 많은 것을 추출할 수 있습니다. 

어떤 시점에서는 프로그래밍하기 쉽고 더 많은 작업을 수행할 수 있는 더 큰 프로세서를 갖는 것이 더 쉬워 보일 수도 있습니다. 그러나 이로 인해 이러한 대형 장치를 효율적으로 설계하고 제조하는 동시에 달성 가능한 병렬 처리량을 줄이고 간단한 작업에 대한 전력 사용량을 늘리는 복잡성이 발생합니다. 

옹스트롬 규모의 프로세스는 핵심 프로세스 정의부터 칩 설계 빌딩 블록, 칩 설계를 가능하게 하는 일련의 설계 자동화 도구 및 흐름에 이르기까지 전체 설계 체인에 걸쳐 수많은 기술을 포괄하는 대규모 연구 개발 활동을 통해 설계되고 있습니다. 이는 다음을 통해 가능해집니다.

• 새로운 트랜지스터 구조로 기존 리소그래피 기반 치수 스케일링 강화
• 후보 트랜지스터 구조의 디지털 트윈을 구축하고 가장 유망한 구조를 평가하고 선택하는 프로세스 정의를 구축하는 기술
• 칩 설계의 구성 요소인 새로운 로직 라이브러리 및 메모리 아키텍처
• 설계자가 이러한 빌딩 블록을 사용하여 설계된 기하급수적으로 많은 트랜지스터 수를 갖춘 칩을 구현하고 검증할 수 있도록 하는 전자 설계 자동화(EDA) 도구의 새로운 알고리즘

 

고급 리소그래피

현재 개발 중이며 2025년에 공장에 공급될 예정인 높은 NA(High-NA) 극자외선(EUV) 리소그래피와 같은 고급 리소그래피 도구를 사용하면 더 작은 구조의 프린팅이 가능해집니다. 

 

후면 배전

옹스트롬 규모 아키텍처에서 트랜지스터 위에서 아래로 전력 분배를 이동하는 것을 후면 전력 분배라고 합니다. 후면 전력 분배는 전력을 전달하기 위해 상단과 하단에 전력 레일이라고 불리는 넓은 와이어가 더 이상 필요하지 않은 셀로 인해 설계자가 로직 셀 높이를 축소할 수 있게 함으로써 GAA 구조가 최대 밀도 잠재력을 달성할 수 있게 해줍니다. 또한 셀 위의 배선 레이어에 상당한 배선 리소스를 확보하여 신호 라우팅을 위해 칩 전면을 확보하고 상호 연결이 병목 현상을 일으키는 것을 방지합니다. 

 

GAA 및 CFET

한편, GAA 트랜지스터 구조는 여러 채널을 서로 적층하여 칩 밀도를 높일 수 있습니다. 또한 GAA는 FinFET 구조에서는 더 이상 가능하지 않은 메모리 스케일링을 허용하는 동시에 누설 전류를 줄이고 구동 전류를 높여 전반적인 칩 성능을 향상시킬 수 있습니다. 

GAA의 더 복잡한 버전인 CFET는 특히 메모리에 상당한 면적 및 성능 이점을 제공하는 수직으로 적층된 트랜지스터로 구성됩니다. CFET는 2.5nm 이상의 설계를 목표로 하기 때문에 옹스트롬 시대에 필수적인 역할을 할 것으로 예상됩니다. 

 

칩렛

옹스트롬 규모의 다이와 함께 사용할 수 있는 또 다른 혁신은 멀티 다이 시스템입니다. 이는 종종 칩렛이라고 불리는 여러 개의 다이로 구성되고, 서로 적층되거나 인터포저와 연결되어 하나의 형태로 통합됩니다. 단일 패키지. 이러한 상호 의존적 아키텍처는 더 나은 시스템 수율과 비용을 위해 큰 다이를 더 작은 다이로 분할하는 분해, 또는 최적의 시스템 기능과 성능을 위해 다양한 공정 기술로 다이를 조립함으로써 생성될 수 있습니다. 

대형 모놀리식 SoC와 비교하여 멀티 다이 시스템은 시스템 기능의 가속화된 확장을 가능하게 하며 위험 감소 및 시장 출시 시간 감소, 시스템 전력 감소, 새로운 제품 변형을 신속하게 생성하는 능력 등의 이점을 제공합니다. 옹스트롬 크기의 다이는 멀티 다이 시스템에서 중심 역할을 수행하여 대역폭 집약적 애플리케이션에 필요한 처리 능력을 지원하는 동시에 구형 노드의 다이는 부담이 적은 칩 기능을 가능하게 합니다. 

 

반도체 산업의 새로운 발전 

요즘 칩에 포장되는 엄청난 양의 구성 요소로 인해 설계 및 검증 프로세스가 더욱 복잡해지고 있습니다. 옹스트롬 규모의 수십억 개의 트랜지스터를 고려할 때 AI와 기계 학습(ML)이 EDA 흐름을 구동하는 알고리즘 에 통합되고 있다는 것은 우연한 일입니다 . AI와 ML은 수십 배의 속도로 반복적인 대규모 작업에서 패턴이나 효율성을 찾아 기존 EDA 솔루션으로는 발견할 수 없는 10억분의 1의 관심 결함을 찾아낼 수 있습니다. . 

마찬가지로 ML을 사용하면 합성과 같은 구현 주기의 프런트 엔드에 있는 애플리케이션이 흐름 후반에 발생할 수 있는 일을 조기에 파악할 수 있으므로 엔지니어는 선제적인 결정을 내려 흐름을 최적의 솔루션으로 안내할 수 있습니다. 더 빠른 처리 시간. 

AI 기반 설계 및 검증 흐름 외에도 실리콘으로 입증된 IP는 통합 위험을 줄이는 동시에 고급 반도체 장치의 출시 시간을 가속화할 수 있습니다. 온칩 모니터링 기능을 갖춘 실리콘 수명주기 관리와 같은 솔루션은 수명 전반에 걸쳐 칩의 상태와 성능을 추적하는 데 도움이 되며, 공급 전압을 변조하여 칩 수명을 연장하고 오류가 발생하기 전에 교체를 요청하는 등의 방법을 트리거할 수 있습니다. 

칩에서 더 많은 PPA를 짜내는 것이 점점 더 어려워짐에 따라 엔지니어들은 반도체 설계를 발전시키는 방법을 계속해서 찾고 있습니다. 옹스트롬 스케일링은 우리 세계에 영향을 미치는 차세대 스마트 커넥티드 전자 장치에 연료를 공급하는 칩을 제공할 수 있습니다.