인텔-마이크론이 개발한 1Tbit 용량의 낸드 플래시 실리콘 다이 사진.

 

3D 낸드 플래시 메모리를 공동 개발하는 인텔과 마이크론이 QLC(4bit/셀) 방식으로 1Tbit의 대용량을 달성한 3D 낸드 플래시 기술과, 현재 개발중인 차세대 3D 낸드 플래시 기술의 일부를 IEDM에서 발표했습니다.

 

인텔과 마이크론은 2018년 5월에 QLC와 64단 3D 낸드 기술을 조합한 1Tbit 용량의 실리콘 다이의 양산에 들어갔다고 공동 발표했습니다. 발표 시점 당시엔 사상 최대의 용량을 실현한 플래시 메모리였습니다. 그리고 이 제품의 기술적인 내용이 이제 처음으로 발표된 것입니다. 

 

 

64단 3D 낸드 중에선 최고의 저장 밀도를 달성 

두 회사의 공동 논문에 따르면 실리콘 다이의 면적은 159.7제곱mm입니다. 올해 2월에 ISSCC에서 삼성전자가 64단 QLC로 1Tbit 다이를 발표했는데, 이 때 실리콘 다이 면적은 181.9제곱mm였으니까 인텔-마이크론의 다이 크기가 더 작습니다. 즉 저장 밀도가 더 높습니다. 

 

인텔-마이크론 연합이 개발한 1Tbit의 다이는 6.41Gbit/제곱mm의 기억 밀도를 지닙니다. 삼성의 1Tbit 다이는 5.63Gbit/제곱mm니까 인텔-마이크론 쪽이 13.8% 정도 더 높습니다. 이 값은 64단 3D 낸드 플래시의 최대 값이기도 합니다. 

 

평면형(2D) 낸드 플래시에서 상용화하지 못했던 QLC 방식을 3D 낸드 플래시에서 상용화한 가장 큰 이유는 축적 전하량의 차이와 인전합 셀 사이의 간섭 차이가 있습니다. 인텔-마이크론은 이 차이에 대해서도 논문에서 언급했습니다. 

 

 

3D 낸드 플래시 메모리는 게이트 전압의 변화에 대한 전하량의 변화가 2D 낸드에 비해 6배로 매우 큽니다. 또 인접한 메모리 셀 사이의 전기적 간섭은 평면형 낸드의 1/5로 작습니다. 

 

QLC는 2단계로 나눠 데이터를 기록

 

4bit/셀(QLC)의 데이터 기록은 2단계로 나눠 이뤄집니다. 우선 3bit(TLC)에 해당되는 8가지 게이트 전압을 기록합니다. 그 다음 이를 두가지의 다른 전압으로 분리하기 위해 16가지의 게이트 전압을 설정합니다. 

 

96단 3D 낸드의 셀 어레이 구조 단면도를 공개

다음은 개발 중인 차세대 3D 낸드 플래시 기술에 대한 발표입니다. 인텔-마이크론은 기존의 64단 3D 낸드를 2세대라고 부릅니다. 개발 중인 제품은 3세대이며 적층 수는 96단입니다.

 

마이크론은 6월에 열린 VSLI 심포지엄에서 3세대 96단 3D 낸드 플래시 기술로 512Gbit 메모리를 개발했다고 밝혔습니다. 그러나 그 기술에 대해선 공개하지 않았습니다.

 

 

이번 IEDM에서 인텔-마이크론은 96단 3D 낸드 기술로 만든 메모리 셀 어레이의 단면을 전자 현미경으로 촬영한 사진을 공개했습니다. 2세대와 마찬가지로 주변 회로를 메모리 셀 어레이의 바로 아래에 배치하는 CMOS under the Array (CuA) 구조를 사용합니다.

 

 

96단 적층 구조는 48단 메모리 셀 스택을 2개 겹친 2스택 구조로 실현했습니다. 그러나 48단을 2스택 쌓은 구조는 6월의 VLSI에서 발표했으니, 여기서 딱히 변하지 않았다는 점만 확인됐다 볼 수 있습니다. 

 

이 외에도 워드라인과 절연막의 두께를 줄였음을 언급했습니다. 현 세대의 2세대 3D 낸드 메모리는 워드라인 피치가 50~60nm이며, 평면형 낸드 플래시는 워드라인 피치가 30nm까지 내려갔으니 3D 낸드에서도 50nm 이하로 워드라인 피치를 줄일 수 있으리라 기대가 됩니다. 

 

두께를 줄이면 에칭의 기술적이 난이도를 낮추는 효과가 있습니다. 그러나 두께를 줄이면 워드라인의 저항이 오르며 인접한 셀 사이의 간섭이 늘어나는 문제가 있기에, 단순히 두께를 줄여선 안됩니다. 물론 이런 문제는 감안하고 논문에 실었겠지요.

 

인텔-마이크론 연합의 일정에 따르면 3세대 96단 3D 낸드 플래시 메모리는 2019년에 양산에 들어갑니다.